vhdl8路搶答器課程設計--基于vhdl語言的8路搶答器設計

1、基于 基于 VHDL 語言的 語言的 8 路搶答器設計 路搶答器設計摘 要 本課程設計分為主體電路和擴展電路兩部分共同實現搶答器的鎖存、顯示與報警功能。在本次設計中，系統開發平臺為 MAX plusⅡ，硬件描述語言是VHDL。競賽者可以分為 8 組，搶答時各組對主持人提出的問題要在最短的時間內做出判斷，并按下搶答按鍵回答問題。當第一個人按下按鍵后，則在顯示器上顯示該組的號碼，對應的燈亮，同時電路將其他各組按鍵封鎖，使其不起作用

2、。若搶答時間內無人搶答，則報警燈亮?；卮鹜陠栴}后，由主持人將所有按鍵恢復，重新開始下一輪搶答。并且依據設計方案和設計平臺完成了程序編寫和程序調試，通過運行程序及時序波形的仿真有效驗證了設計的正確性，初步實現了設計目標。關鍵詞 鎖存、顯示；搶答器；MAX plus Ⅱ；VHDL。Abstract:This course design is divided into two main circuit and expansion circui

3、t realized partly joint inverter latch responder, display and alarm function. In this design, system developing platform for MAX plus Ⅱ, hardware description language is VHDL. Competitors may be divided into eight groups

4、, vies to answer first when each to the host puts forward the problems in the shortest possible time to make judgments, and press the buttons vies to answer the question. When the first man press buttons, then on screen

5、display supervisor number, the corresponding lights, and other groups circuit will buttons blockade, make it doesn't work. If responder time no contest, the alarm light. Answers questions, by a host will restore all

6、keys and start again next contest. And according to the design scheme and design platform completed programming and program test, through to run the program in time sequence waveform simulation verified effectively the c

7、orrectness of design, and then realized the design goal. Keywords: latch, display, Scare-answering manometers; MAX plus Ⅱ; VHDL. ** 基于 VHDL 語言的 8 路搶答器設計 第 1 頁 共 29 頁1 引 言隨著科學技術的不斷發展，促使人們學科學、學技術、學知

8、識的手段多種多樣。搶答器作為一種工具，已廣泛應用于各種競賽場合。本課程設計以 8 路搶答器為理念，實現優先搶答、判決、鎖存及數碼管顯示等功能。在本次計中，系統開發平臺為 MAX plusⅡ[2] 。MAX plusⅡ是 Altera 公司提供的FPGA/CPLD 開發集成環境，Altera 是世界上最大可編程邏輯器件的供應商之一。Max plusⅡ界面友好，使用便捷，被譽為業界最易用易學的 EDA 軟件。在 Max plusⅡ上可以完成

9、設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無關的設計環境，是設計者能方便地進行設計輸入、快速處理和器件編程。在本次設計中，采用的硬件描述語言是 VHDL[1]（Very-High-Speed Integrated Circuit Hardware Description Language） 。VHDL 語言是一種用于電路設計的高級語言。 VHDL 主要用于描述數字系統的結構、行為、功能和接口。除了含

10、有許多具有硬件特征的語句外，VHDL 的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。1.1 課程設計目的 課程設計目的學習 ALTERA 公司的 FPGA/CPLD 的結構、特點和性能。學習集成開發軟件MAX plus II/Quartus II 的使用及設計過程。熟悉 EDA 工具設計數字電路設計方法，掌握 VHDL 硬件描述語言設計方法。根據給定題目設計數字電路，來加深對可編程邏輯器件的理解和掌握。1.2 課程設計具

11、體要求及功能 課程設計具體要求及功能在所選擇器件內完成八路搶答器的設計，要求設計完成后芯片具有搶答器的全部功能、包括顯示和操作接口。搶答器要求有八路搶答輸入，搶答邏輯設計合理（具有搶答鎖定） ，搶答編號顯示，搶答成功指示，搶答完成后狀態復位。在相應的器件平臺上完成設計的輸入、編譯、綜合或適配通過。8 路搶答器控制系統是娛樂活動中經常使用的重要基礎設備之一，根據搶答要求，系統所需實現的功能如下：(1) 主持人按鍵清零，數碼顯示 0，蜂鳴器